寫這篇東西的起因是我去年又踩了一遍 1G/2.5G Ethernet PCS/PMA 這個IP核的坑。做FPGA開發(fā)久了都知道以太網(wǎng)這塊“看起來簡單用起來全是細節(jié)”尤其到了 Vivado 2023 時代IP核的配置頁面雖然做得越來越友好但該踩的坑一個都沒少時鐘接錯、環(huán)回模式選錯、共享邏輯沒處理好、約束不過、上板后link死活不亮……每個問題都能消耗你大半天時間。這篇博文就把我實際配置 1G/2.5G Ethernet PCS/PMA IP核Vivado 2023版的過程、踩過的坑、排障的思路完整寫出來希望能幫正在做FPGA以太網(wǎng)開發(fā)的工程師少走彎路。這個IP核解決的核心問題是FPGA與外部PHY芯片或光模塊之間的物理層對接。它內(nèi)部集成了PCS物理編碼子層和PMA物理介質(zhì)附接子層對外是GT高速收發(fā)器或SelectIO引腳對內(nèi)是GMII接口。簡單說你的MAC層邏輯通過GMII把數(shù)據(jù)交給這個IP它負責(zé)8B/10B編碼、時鐘恢復(fù)、串并轉(zhuǎn)換最后從GT引腳發(fā)出去。適合的人群很寬做以太網(wǎng)接口板卡、交換設(shè)備、工業(yè)控制、圖像傳輸?shù)腇PGA工程師甚至包括剛?cè)腴T想跑通一個千兆網(wǎng)口的同學(xué)。內(nèi)容上我盡量做到“可以直接抄作業(yè)”也會把IP核配置背后的原理講清楚因為只懂點按鈕不懂原理換塊板子還是會翻車。1. 為什么這個IP核看著簡單用起來卻容易翻車1.1 以太網(wǎng)鏈路里PCS/PMA到底在干什么先不急著打開Vivado配IP我建議每個做FPGA以太網(wǎng)的人先把鏈路位置搞清楚。一條完整的以太網(wǎng)物理層鏈路從MAC到網(wǎng)線大致是MAC → PCS → PMA → PMD物理介質(zhì)相關(guān)子層。MAC負責(zé)組幀、地址過濾、CRC校驗PCS負責(zé)8B/10B編碼、自動協(xié)商、鏈路狀態(tài)管理PMA負責(zé)并串轉(zhuǎn)換、時鐘數(shù)據(jù)恢復(fù)CDRPMD就是PHY芯片里的模擬前端或者光模塊里的激光驅(qū)動。Xilinx的 1G/2.5G Ethernet PCS/PMA IP核說白了就是把PCS和PMA這兩塊打包成一個可配置的硬核/軟核組合。它的內(nèi)部結(jié)構(gòu)里PMA部分通常直接調(diào)用GT transceiverGTP、GTH這類把FPGA內(nèi)部的并行數(shù)據(jù)變成高速串行差分信號從引腳出去PCS部分則是可綜合的邏輯負責(zé)編碼和狀態(tài)管理。內(nèi)核對外暴露出GMII接口給MAC用對內(nèi)通過GT與物理介質(zhì)打交道。理解了這個分層后面看配置頁里那些選項就會很清楚——原來每個選項對應(yīng)的是某一層的某個功能。1.2 常見的三條實現(xiàn)路線為什么主流是GT-basedFPGA上實現(xiàn)以太網(wǎng)物理層大體有三條路。第一條是用獨立的PHY芯片F(xiàn)PGA這邊用RGMII/GMII接口跟PHY對接PHY芯片負責(zé)PCS和PMA這是大多數(shù)板卡的做法因為10/100/1000M自適應(yīng)PHY芯片便宜又成熟。第二條是FPGA直接驅(qū)動光模塊或變壓器完全不用外部PHY這時候PCS/PMA必須由FPGA內(nèi)部實現(xiàn)就是這篇文章的主角。第三條是FPGA里跑軟核、利用SelectIO做低速PMA適合對速率不敏感、成本敏感的場景。做1G和2.5G絕大多數(shù)工程是GT-based這條路線因為GT本身就內(nèi)置了高速串行收發(fā)所需的大部分模擬電路包括CDR、均衡器、時鐘倍頻性能和穩(wěn)定性都遠好于用邏輯拼出來的方案。而且Xilinx官方對GT-based的PCS/PMA有完整的支持調(diào)試手段也成熟。缺點是GT資源占用和功耗比SelectIO方案高但做以太網(wǎng)本來也沒幾個人在乎這點功耗。1.3 這篇指南適合誰能解決什么問題說句實在話這個IP核的官方文檔PG047寫得不算差但文檔是“答案書”不是“避坑書”。文檔不會告訴你“如果refclk消耗時鐘不對仿真能過但上板link不亮”也不會告訴你“serial loopback和PCS loopback測出來的結(jié)果你該怎么解讀”。這篇文章完全從工程角度出發(fā)我默認你已經(jīng)會用Vivado建工程、會寫簡單的約束文件但對PCS/PMA這個IP還不太熟。如果你是完全零基礎(chǔ)建議先補一下GT transceiver的基本概念否則看后面時鐘和環(huán)回部分會有點費勁。2. 配置之前必須想清楚的三件大事2.1 SGMII和1000BASE-X怎么選打開IP核配置頁第一個讓人糾結(jié)的就是Physical Interface選SGMII還是1000BASE-X。這倆物理層編碼其實都是8B/10B線速率也一樣1G時都是1.25Gbps區(qū)別在應(yīng)用場景和協(xié)商機制上。SGMIISerial Gigabit Media Independent Interface是MAC與PHY之間的一種串行接口標準設(shè)計目標是替代并行GMII讓MAC和PHY之間用一對差分線傳數(shù)據(jù)。它支持10/100/1000M速率自動協(xié)商速率協(xié)商是MAC和PHY之間通過SGMII特有的協(xié)商機制完成的。所以如果你的FPGA外接的是一顆帶SGMII接口的PHY芯片比如常見的88E1512、RTL8211系列你應(yīng)該選SGMII。1000BASE-X是真正的以太網(wǎng)物理層標準定義了通過光纖或者銅纜1000BASE-T之外的方式傳輸1000M以太網(wǎng)的完整物理層規(guī)范。它也有自動協(xié)商但協(xié)商的內(nèi)容是雙工模式和對端能力不像SGMII那樣協(xié)商速率。FPGA對接光模塊SFP/SFP或者直連背板SerDes時通常選1000BASE-X。這里有一個新手經(jīng)常犯的錯誤板子上明明有PHY芯片卻選了1000BASE-X模式結(jié)果發(fā)現(xiàn)跟PHY自協(xié)商永遠對不上。記住一個口訣對PHY芯片選SGMII對光模塊選1000BASE-X。這個選擇決定后面很多行為錯了就是白忙一場。2.2 時鐘架構(gòu)決定生死的不只是refclk以太網(wǎng)IP核的時鐘比普通邏輯工程的時鐘要復(fù)雜一些但也更規(guī)律。以1G SGMII模式為例整個時鐘體系大致是外部差分參考時鐘refclk通常125MHz進入FPGA后通過IBUFDS_GTE2原語接到GT的參考時鐘引腳這是GT工作的基準。用戶側(cè)時鐘user_clk數(shù)據(jù)通路時鐘。1G模式通常是125MHz8位GMII接口2.5G模式通常是312.5MHz不對2.5G模式下內(nèi)部數(shù)據(jù)位寬和時鐘要看具體的配置但無論哪種IP核的例化模板里都會明確標出來。DCLKDRP時鐘配置GT寄存器的時鐘通常給62.5MHz或125MHz。我見過太多人只關(guān)心refclk把user_clk隨便接個時鐘就當回事了結(jié)果上板數(shù)據(jù)全亂。實際上GT經(jīng)過CDR恢復(fù)出來的接收時鐘才是決定Rx方向數(shù)據(jù)能否正確采樣的關(guān)鍵而IP核內(nèi)部會自動處理時鐘域交叉用戶側(cè)只需要保證user_clk的頻率和相位穩(wěn)定即可。如果user_clk頻率跟配置的線速率不匹配仿真可能看不出來上板后會有偶發(fā)錯包、丟包非常惡心。2.3 速率模式與自適應(yīng)協(xié)商的底層邏輯這個IP核最讓人迷惑的是“速率”到底指什么。物理接口的線速率是固定的1G對應(yīng)1.25Gbps2.5G對應(yīng)3.125Gbps但“數(shù)據(jù)速率”會隨協(xié)商結(jié)果變化。SGMII模式下PHY可能協(xié)商出10M/100M/1000M這時候IP核內(nèi)部會自動切換時鐘頻率和數(shù)據(jù)位寬。所以配置頁面里如果看到“Auto Negotiation”相關(guān)選項要知道它背后是有一套狀態(tài)機在跑的。我強烈建議在項目最初就確定你的系統(tǒng)是否需要支持10/100M低速協(xié)商如果只是千兆直連直接把自動協(xié)商關(guān)掉強制1G全雙工能省掉大量調(diào)試時間。如果必須支持自適應(yīng)那么MDIO接口、狀態(tài)寄存器讀取邏輯、MAC側(cè)的速率切換邏輯都要配套做好工作量會大不少。2.5G模式就沒有什么協(xié)商了它就是固定速率物理層也不存在標準的自動協(xié)商過程。3. 照著做的完整配置流程Vivado 2023.x3.1 創(chuàng)建IP核關(guān)鍵頁面逐頁過一遍在Vivado 2023.x里左側(cè)IP Catalog搜索“Ethernet PCS/PMA”會找到“1G/2.5G Ethernet PCS/PMA or SGMII”。雙擊后進入配置界面我按頁把關(guān)鍵選項過一遍。Shared Logic那頁選項是“Include Shared Logic in Core”和“Include Shared Logic in Example Design”。這個選項的意思是GT_COMMONGT的公共邏輯比如時鐘管理、復(fù)位管理放在哪里。我的經(jīng)驗是單個IP實例就選“in Core”讓IP自己把公共邏輯包含進去省事。多個IP實例共享同一個GT bank時選“in Example Design”只在一個IP里包含GT_COMMON其他IP共享避免重復(fù)例化導(dǎo)致DRC報錯。選錯會編譯報錯或者上板異常這個值得記一下。Line Rate直接選1G或2.5G。如果選2.5G注意物理接口選項里不會再給你SGMII的自適應(yīng)功能它是2500BASE-X這種非標準擴展模式。Reference Clock多選125MHz。DCLK給62.5MHz或125MHz都行但必須跟實際接的時鐘一致。另外有一個“Speed Selection”的選項SGMII模式下可以選擇強制速率或者自適應(yīng)這個我前面講過按項目需求來。3.2 例化代碼與時鐘接法配置完生成IP打開例化模板會發(fā)現(xiàn)端口比想象中多。大致分幾類GMII接口txd、txen、txer、rxd、rxdv、rxer、rx_clk、tx_clk、GT接口gtx_clk、rx_serdes_reset等、管理接口mdio、mdc、狀態(tài)接口status_vector、reset_done。我重點提醒幾個端口。tx_clk和rx_clk在GMII模式下tx_clk由IP核輸出是125MHz1G模式你的MAC邏輯要用這個時鐘把數(shù)據(jù)送給IP核而不是自己隨便生成一個125M時鐘。rx_clk同理是IP核根據(jù)接收數(shù)據(jù)恢復(fù)出來的你下發(fā)來的MAC邏輯要用這個時鐘采樣接收數(shù)據(jù)。這也是新手最容易問“為什么tx_clk不歸我管”的原因。gtx_clk這個端口在SGMII模式下是需要外部輸入的通常是125MHz接到GT的參考時鐘引腳上。它和上面的tx_clk不是同一個東西——好多人第一次看例化模板直接懵其實就是refclk給GT做串行收發(fā)基準tx_clk是IP核分頻/倍頻后給MAC接口用的并行時鐘。reset相關(guān)IP核有多個復(fù)位輸入包括gt_reset、rx_reset、tx_reset等。我個人習(xí)慣用一個上電延時后的全局復(fù)位信號同時驅(qū)動它們并且保證復(fù)位釋放時參考時鐘已經(jīng)穩(wěn)定。如果復(fù)位時序不對表現(xiàn)為link狀態(tài)反復(fù)跳變、寄存器讀到狀態(tài)不正常。3.3 管腳約束的常見錯誤和正確姿勢約束是這IP核最容易翻車的環(huán)節(jié)。GT參考時鐘不能想當然地約束到一個普通MRCC引腳必須約束到GT專用的參考時鐘引腳。查你所用FPGA的封裝引腳表找到MGTREFCLK引腳比如Artix-7A35T系列通常有MGTREFCLK0/MGTREFCLK1。注意每個GT bank的參考時鐘引腳是固定的如果你把IP核的GT位置指定到了某個bankrefclk必須用這個bank的refclk引腳否則編譯會報錯或者上板不工作。另外一個高頻錯誤是差分引腳約束。GT輸出的是高速差分對比如TXP/TXN、RXP/RXN約束時要成對寫并且注意電平標準。如果是跟PHY芯片對接電平標準通常是LVDS或LVPECL需要在約束文件里明確寫出來。如果用默認的LVCMOS去約束差分引腳會直接報DRC錯誤或者雖然能編譯過但上板后完全沒信號。這里分享一個實操習(xí)慣每做完一步約束就立即跑一次Implementation別等全部做完再跑。因為GT相關(guān)的DRC錯誤信息量很大一次只解決一類錯誤會輕松很多。DRC RTSTAT-2這類報錯基本都是IO標準或引腳位置違規(guī)把出錯引腳列表導(dǎo)出來對著FPGA封裝圖逐個核對。4. 上板調(diào)試從環(huán)回測試到實際收發(fā)4.1 三種回環(huán)方式和它們的調(diào)試價值IP核配好之后建議別直接接對端設(shè)備先把環(huán)回測試跑通。調(diào)試以太網(wǎng)鏈路回環(huán)是最有力的工具而PCS/PMA這個IP核提供了幾個層次的回環(huán)。第一種是GT的串行環(huán)回serial loopback也叫near-end PMA loopback。它把GT發(fā)送的數(shù)據(jù)在PMA內(nèi)部直接返回給接收端不經(jīng)過外部物理介質(zhì)。這個環(huán)回驗證的是GT的收發(fā)通道、時鐘恢復(fù)、串并轉(zhuǎn)換是否正常。在IP核里可以通過信號控制比如把tx_data發(fā)一串已知數(shù)據(jù)看rx_data能否原樣回來。如果這個環(huán)回都不通先查電源、時鐘、復(fù)位、GT配置別往下走。第二種是PCS環(huán)回在PCS內(nèi)部把數(shù)據(jù)從發(fā)送方向繞回接收方向經(jīng)過編碼、編幀但沒進GT。這個環(huán)回可以驗證PCS的邏輯功能。通常IP核有對應(yīng)的寄存器位需要通過MDIO或者DRP接口配置。實際調(diào)試時我習(xí)慣先跑PCS環(huán)回確認PCS邏輯沒問題再跑串行環(huán)回確認GT沒問題最后再接外部設(shè)備。第三種是外部環(huán)回把FPGA的TX差分對用短跳線直接接到RX差分對這種主要用于確認PCB走線和焊接到位。如果你發(fā)現(xiàn)串行環(huán)回通了但外部環(huán)回不通大概率是板級問題。4.2 用ILA抓包判斷問題出在哪一段環(huán)回通了之后就要接真實業(yè)務(wù)了。這時候ILA集成邏輯分析儀是你最好的朋友。我的調(diào)試順序一般是先在GMII接口抓MAC發(fā)給IP核的數(shù)據(jù)確認MAC工作正常再在IP核的狀態(tài)寄存器里看link狀態(tài)、接收錯誤計數(shù)最后在接收側(cè)GMII抓IP核發(fā)給MAC的數(shù)據(jù)。如果發(fā)送方向一直有數(shù)據(jù)但接收方向看到rx_en和rx_dv始終拉不起來先看IP核的status_vector里的RX link status是不是1。如果RX link是0說明PCS沒有完成同步繼續(xù)往物理層排查GT參考時鐘是否穩(wěn)定、對方的發(fā)送端是否真的在發(fā)數(shù)據(jù)、雙方速率是否匹配。如果RX link是1但收不到數(shù)據(jù)重點檢查GMII接口兩側(cè)的時鐘是否同源、MAC側(cè)是否用了正確的rx_clk。另外一個我印象很深的場景數(shù)據(jù)能通但Ping有一定概率丟包。這種情況優(yōu)先懷疑信號完整性其次是GT的RX均衡參數(shù)。Xilinx GT提供了RX均衡配置寄存器比如LPM和DFE模式的選擇。在低速1G場景下默認配置一般夠用但2.5G對信號質(zhì)量更敏感如果鏈路比較長或者連接器質(zhì)量一般可能要手動調(diào)整均衡參數(shù)。這個調(diào)整沒有標準答案只能邊試邊看誤碼率。4.3 實際業(yè)務(wù)中的一些坑包間隔、CRC、MAC層配合物理層通了不代表以太網(wǎng)業(yè)務(wù)就通了。我在實際項目里遇到過幾個跟IP核本身關(guān)系不大、但跟以太網(wǎng)協(xié)議配合緊密的問題。第一個是包間隔IPG不滿足要求。以太網(wǎng)標準要求最小幀間隔96ns1G下是12字節(jié)時間。如果你的MAC邏輯在幀與幀之間間隔太短對端交換機可能直接丟包或者按錯誤幀處理。這個錯誤在FPGA邏輯里很隱蔽因為邏輯上看起來發(fā)送端一直在發(fā)數(shù)據(jù)沒有報錯但對端就是收不到。排查方法是用ILA抓GMII的tx_en信號測量兩幀之間的間隔是否足夠。第二個是CRC校驗。PCS/PMA IP核不做CRCCRC是MAC層的活。如果你自研MACCRC計算邏輯一定要嚴謹。有時候物理層已經(jīng)通了但對端一直報CRC錯誤除了軟硬件接口問題還要檢查MAC側(cè)CRC算法是否包含了Preamble和SFD雖然標準里CRC不包含這兩個但初學(xué)容易算錯起點。第三個是MAC和PCS之間的速率匹配。SGMII支持10/100/1000M自動協(xié)商但這意味著MAC的時鐘頻率要跟著變。如果你的MAC邏輯只支持千兆而PHY協(xié)商成了百兆就會導(dǎo)致數(shù)據(jù)通路時通時不通。這個要么在代碼里屏蔽掉低速能力要么在MAC側(cè)做好速率適配邏輯沒有第三條路。5. 避坑速查表與個人經(jīng)驗總結(jié)5.1 高頻錯誤現(xiàn)象速查表我把這幾年用這個IP核遇到的典型問題整理成一個表方便大家遇到癥狀時快速定位方向。現(xiàn)象可能原因排查方向Implementation報DRC RTSTAT-2IO標準約束錯誤、GT引腳位置錯誤檢查GT refclk和差分引腳約束仿真正常上板link不亮refclk未接到GT專用引腳、復(fù)位時序不對檢查硬件原理圖到FPGA引腳的實際連接SGMII對接PHYPHY link不亮物理接口選成了1000BASE-X、MDIO配置錯誤換成SGMII模式檢查MDIO讀寫時序串行環(huán)回通外部環(huán)回不通PCB走線問題、焊接虛焊、連接器接觸不良排查硬件鏈路、量差分信號收發(fā)都通但ping丟包信號完整性問題、GT均衡參數(shù)不合適調(diào)整RX均衡設(shè)置、檢查PCB走線質(zhì)量對端一直報CRC錯誤MAC側(cè)CRC計算錯誤、發(fā)送數(shù)據(jù)位序不對檢查MAC邏輯字節(jié)序、CRC算法起點2.5G模式跑不出速率refclk頻率不對、user_clk不匹配核對2.5G模式下的時鐘配置5.2 幾條寫在最后的實操習(xí)慣最后分享幾個我這個項目里養(yǎng)成的習(xí)慣其實都是老生常談但每次都能救命。第一例化IP核之后先別急著寫業(yè)務(wù)邏輯先用最簡的環(huán)回工程把物理鏈路打通。很多人喜歡一步到位把MAC、DMA、CPU全寫好了再聯(lián)調(diào)結(jié)果出了問題根本不知道是哪一層的鍋。我見過太多項目卡在“以太網(wǎng)不通”上查了半個月發(fā)現(xiàn)是IP核某個引腳沒接對。第二GT相關(guān)的配置和約束盡量集中管理。比如GT位置約束、refclk約束單獨寫一個XDC文件做好注釋。后期換FPGA型號或封裝時只需要改這個文件不用滿工程翻。第三多看IP核的status_vector和寄存器狀態(tài)。很多工程師只關(guān)心收發(fā)數(shù)據(jù)對不對完全不看狀態(tài)寄存器。其實IP核內(nèi)部很多故障已經(jīng)通過狀態(tài)位反映出來了比如RX link down、RX not in table、RX disparity error。善用這些狀態(tài)位能省很多折騰的時間。我在實際調(diào)試中最大的體會是FPGA以太網(wǎng)調(diào)試不怕慢怕的是沒章法。先把鏈路分層把每層的驗收標準定好一層層打通就不會慌。這個IP核整體來說是成熟穩(wěn)定的絕大多數(shù)問題都出在配置細節(jié)和使用姿勢上。希望這篇指南能幫你少踩幾個坑把時間花在真正有挑戰(zhàn)的業(yè)務(wù)邏輯上。