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簡介面向FPGA與數(shù)字通信開發(fā)者這份壓縮包聚焦M序列在FPGA中的同步時鐘提取完整覆蓋從最長線性反饋移位寄存器LFSR生成、VHDL工程實現(xiàn)到全數(shù)字鎖相環(huán)DPLL位同步的完整鏈路適合通信專業(yè)學生、硬件工程師以及學習自同步系統(tǒng)的讀者。資源共68個文件大小2.66MB主要包含VHDL/VHO源碼與工程配置、prj/xst設計工程文件、xwv仿真波形、PDF與DOC原理文檔等兼顧代碼閱讀、仿真復現(xiàn)和理論對照目錄結構便于按需檢索。目前已有507人瀏覽學習。資料中給出了63位M序列的VHDL生成程序、基于DPLL的位同步時鐘提取設計以及Cyclone系列FPGA同步設計說明從LFSR反饋網(wǎng)絡到鑒相器、低通濾波、壓控振蕩器再到時鐘分配網(wǎng)絡優(yōu)化與時鐘門控均有對應源碼或文檔支撐。讀者可據(jù)此完成從算法仿真到FPGA工程移植的實踐也可直接用作課程設計、畢業(yè)設計或通信基帶同步模塊的方案參考。1. m序列在FPGA中的同步時鐘提取相關峰的相位才是真正的時鐘邊沿做接收機同步時我踩過最深的坑是示波器上明明有一條“時鐘”可解調出來的數(shù)據(jù)還是錯的。因為本地采樣時鐘和信號碼時鐘來自兩個獨立振蕩器邊沿是騙人的相位差才是要害。m序列在FPGA中的同步時鐘提取做的就是利用m序列自相關峰的位置把遠端碼時鐘的相位和頻率“摳”出來再修正本地時鐘。它不需要復雜的載波環(huán)路一段LFSR、一組滑動相關器加一個小NCO就能在幾百行Verilog內落地。適合做擴頻突發(fā)同步、測距測速和低速載波恢復的開發(fā)者。下面從原理講到RTL實現(xiàn)再給避坑清單。2. 為什么用m序列做同步時鐘提取自相關峰、多徑容限和三種實現(xiàn)結構2.1 m序列的尖銳自相關峰是時鐘提取的“尺子”m序列是最長線性反饋移位寄存器序列周期固定為2^n - 1n是移位寄存器階數(shù)。它有一個讓同步工程師非常舒服的性質自相關函數(shù)在一個周期內只有一個主峰主峰高度等于周期長度其他所有旁瓣都是-1。用雙極性±1表示m序列、周期為N時歸一化自相關滿足R(τ)1當τ≡0 (mod N)R(τ)-1/N當τ≠0。這個“只有一根針”的峰就是我們要找的時鐘參考點。接收信號只要和本地m序列做滑動相關當本地序列與接收序列在碼相位上對齊時相關值會突然抬高。這個抬高的時間位置對應著發(fā)送端碼片周期的起點也就是碼時鐘的邊沿。FPGA里的同步時鐘提取實際上是在跟蹤這個峰“滑到哪里”而不是在波形上硬找上升沿。為什么不用隨機PN序列因為m序列是確定生成的接收機可以用同一個初始狀態(tài)復現(xiàn)完整的參考序列又因為它具有偽隨機性即使在噪聲下相關峰仍然尖銳。m序列的周期越長相干處理增益越高同步時鐘提取的抗噪聲能力越強但代價是捕獲時間和相關器資源增加。工程上常用n7127碼片到n1532767碼片再高的階數(shù)一般交給匹配濾波器或頻域相關處理。多徑容限也來自這個尖銳峰。如果信道存在滯后路徑接收信號變成直達徑和多徑疊加相關函數(shù)附近會出現(xiàn)多個交疊的旁瓣。但只要直達徑的相關峰幅度明顯峰的位置仍可作為時鐘參考。后面避坑部分會講到副峰誤鎖這里先記住m序列的自相關峰是判斷碼相位最直接的依據(jù)。m序列的生成依賴本原多項式。同樣是n7抽頭選擇不同輸出的序列可能完全不同但只要抽頭是本原的周期都是127。設計時要注意初始狀態(tài)不能全0否則反饋永遠為0LFSR會卡死在0狀態(tài)。由于m序列中0和1的個數(shù)僅相差1用0/1電平直接做相關會有直流偏移更穩(wěn)妥的做法是把0/1映射成雙極性1/-1或者在相關器里用“同或”代替“異或”把“相同位數(shù)”作為對齊判據(jù)。后續(xù)RTL代碼會體現(xiàn)這個選擇。2.2 滑動相關、匹配濾波、延遲鎖定環(huán)FPGA里怎么選在FPGA里實現(xiàn)m序列同步時鐘提取常見有三條路線。結構捕獲速度資源占用跟蹤精度適用場景滑動相關器慢串行搜相位低一個相關器一般依賴搜索步進突發(fā)短幀、低速率捕獲匹配濾波器快一拍出全部相位高L個相關器并行高相位分辨率高連續(xù)信號、捕獲時間敏感延遲鎖定環(huán)中等需先捕獲中超前/滯后兩個相關器很高閉環(huán)連續(xù)跟蹤長期跟蹤、頻偏變化大我一般這樣選型捕獲階段用滑動相關器鎖定后切到延遲鎖定環(huán)跟蹤。這是資源和性能最平衡的組合。純匹配濾波器在碼片速率高或周期長時會吃掉大量寄存器和加法器。以周期127、8倍過采樣為例一個相關器需要1016級移位寄存器和1016個累加點并行做8個相位就是8000多個加法器很多中小型FPGA裝不下。純滑動相關器結構簡單但捕獲時間隨周期和過采樣倍數(shù)線性增長。假設每個碼相位駐留P個采樣時鐘過采樣OVS周期LEN則最壞捕獲時間約為LENOVSP個采樣時鐘。如果P8、OVS8、LEN127就是8128個時鐘周期對同步時間要求不高的系統(tǒng)可以接受。那么什么時候可以用滑動相關器作為唯一方案當m序列周期不超過255、過采樣倍數(shù)不超過8且接收機能容忍幾百個碼片周期的捕獲時間時完全可以用一組滑動相關器加峰值檢測完成同步時鐘提取。這是本文后續(xù)實現(xiàn)所采用的結構。如果需要連續(xù)跟蹤長時間漂移再引入閉環(huán)環(huán)路。還有一個容易被忽略的參數(shù)過采樣倍數(shù)OVS決定了時鐘提取的分辨率。假設采樣時鐘為Fs碼片速率為Rc則OVSFs/Rc?；瑒酉嚓P器搜索的相位間隔是1/Fs也就是一個采樣周期同步時鐘使能的最大量化誤差為±0.5/Fs。OVS不夠大時相關峰即使能檢測到恢復出的時鐘也會在多個采樣點之間跳抖動很大。所以后文的RTL都按OVS8來寫這也是工程上比較穩(wěn)妥的起點。如果硬件資源緊張至少保證OVS4并通過后面的DLL和內插把精度補回來。3. 用Verilog實現(xiàn)m序列同步時鐘提取LFSR、滑動相關器和峰值判決3.1 LFSR生成m序列初始狀態(tài)與反饋抽頭怎么定m序列在FPGA里就是線性反饋移位寄存器。不同階數(shù)的本原多項式對應不同抽頭。例如7階常用多項式x^7 x^6 1周期127。下面是最小實現(xiàn)// 7階m序列生成器多項式 x^7 x^6 1 module m_seq_gen #( parameter N 7 )( input wire clk, input wire rst_n, input wire load, input wire [N-1:0] seed, output wire seq_out ); reg [N-1:0] lfsr; // 反饋抽頭來自本原多項式x^7和x^6對應bit6和bit5 wire feedback lfsr[6] ^ lfsr[5]; always (posedge clk or negedge rst_n) begin if (!rst_n) lfsr 0; else if (load) lfsr seed; else // 左移后把反饋值補到最低位 lfsr {lfsr[N-2:0], feedback}; end assign seq_out lfsr[N-1]; endmodule邏輯說明load有效時載入seed否則每個時鐘左移一位并把反饋位補到最低位。本原多項式?jīng)Q定反饋計算方式TAP_MASK和位序在不同工具里可能定義不同如果你綜合后發(fā)現(xiàn)輸出序列周期不對先交換抽頭方向再試。這不是玄學是LFSR左移/右移約定不一致導致的。初始狀態(tài)不能全0所以復位后要給一個非全0的seed。常用抽頭組合如下表都是本原多項式n階數(shù)周期抽頭位置(bit)531bit4, bit27127bit6, bit59511bit8, bit4112047bit10, bit81532767bit14, bit13參數(shù)說明周期2^n - 1n越大相關增益越高但相關器長度也越長。用模板ROM存本地序列比每次從LFSR生成更省事也方便在相關器里生成任意相位偏移。工程上我會把整個過采樣模板在用前寫好而不是讓相關器動態(tài)等LFSR輸出。這樣相關器的時序更可控。3.2 滑動相關器寄存器鏈、累加器和符號位處理滑動相關器把接收序列和本地模板逐位比較。接收信號經(jīng)過硬判決后是0/1本地模板也是0/1用異或門做比較即可。下面是核心代碼// 滑動相關器輸入為過采樣后的硬判決比特輸出為對齊度 module sliding_correlator #( parameter LEN 127, // m序列長度 parameter OVS 8 // 過采樣倍數(shù) )( input wire clk, input wire rst_n, input wire data_in, input wire [LEN*OVS-1:0] local_template, output wire [$clog2(LEN*OVS1)-1:0] corr_val ); reg [LEN*OVS-1:0] shift_reg; reg [$clog2(LEN*OVS1)-1:0] corr; integer i; // 每個采樣時鐘把輸入移入寄存器鏈 always (posedge clk or negedge rst_n) begin if (!rst_n) shift_reg {LEN*OVS{1b0}}; else shift_reg {shift_reg[LEN*OVS-2:0], data_in}; end // 組合邏輯累加同或結果為1表示該位相同 always (*) begin corr 0; for (i 0; i LEN*OVS; i i 1) begin corr corr (~(shift_reg[i] ^ local_template[i])); end end assign corr_val corr; endmodule邏輯說明每個采樣時鐘將data_in移入shift_reglocal_template不動組合邏輯計算兩者逐位同或的和。同或結果1表示相同因此corr_val越高表示越對齊最大值是LEN*OVS。對齊時出現(xiàn)尖銳主峰這個峰就是后續(xù)同步狀態(tài)機的輸入。參數(shù)說明LEN*OVS是相關器長度寄存器個數(shù)和累加器位寬都跟著它走。OVS不能太大否則相關器存儲量和組合邏輯延遲會快速上升也不能太小否則峰值量化誤差大。工程上OVS取4到8比較常見。若輸入不是單比特而是多比特軟信息則local_template也需要多比特異或改成乘法或查表資源會成倍增加。先用硬判決把方案跑通再升級軟相關是我常用的路徑。這里有一個容易忽略的邊界因為過采樣相關峰出現(xiàn)后會持續(xù)大約OVS個采樣時鐘。峰值檢測不能只看一個周期否則會把同一個峰的多個采樣點重復當成新峰。更合理的做法是記錄“高值平臺”期間的峰值并在平臺結束時輸出峰值位置。3.3 峰值檢測與同步狀態(tài)機從“找到峰”到“鎖定時鐘”峰值檢測不能把corr_val超過閾值就立即認為同步。過采樣后一個相關峰占了OVS個采樣點閾值命中會連續(xù)發(fā)生必須用狀態(tài)機把這些連續(xù)命中合并成一個同步事件。// 同步狀態(tài)機搜索 - 驗證 - 鎖定 module sync_acq_fsm #( parameter THRESHOLD 900, // 主峰閾值按相關器滿量程*0.7~0.8 parameter LOCK_LOSS 500 // 失鎖閾值 )( input wire clk, input wire rst_n, input wire [$clog2(LEN*OVS1)-1:0] corr_val, output reg sync_pulse, output reg locked ); localparam IDLE 2b00, PEAK_MONITOR 2b01, LOCK 2b10; reg [1:0] state; always (posedge clk or negedge rst_n) begin if (!rst_n) begin state IDLE; sync_pulse 1b0; locked 1b0; end else begin sync_pulse 1b0; case (state) IDLE: begin if (corr_val THRESHOLD) state PEAK_MONITOR; end PEAK_MONITOR: begin // 連續(xù)兩個采樣點高于閾值才確認峰 if (corr_val THRESHOLD) begin state LOCK; locked 1b1; sync_pulse 1b1; end else begin state IDLE; end end LOCK: begin // 跟蹤階段由NCO產(chǎn)生同步使能這里只檢測失鎖 if (corr_val LOCK_LOSS) begin state IDLE; locked 1b0; end end endcase end end endmodule邏輯說明IDLE看到第一個超過閾值的采樣點后進入PEAK_MONITOR下一個采樣點再次確認避免毛刺誤觸發(fā)。進入LOCK后同步時鐘使能不再直接取相關峰而是由后續(xù)NCO產(chǎn)生相關器只做失鎖監(jiān)視。這樣即使相關峰有輕微幅度波動NCO仍能穩(wěn)定輸出碼時鐘。參數(shù)說明THRESHOLD按滿量程的70%~80%取。OVS8、LEN127時滿量程1016閾值900只接受非常接近主峰的值捕獲靈敏度會差一些信噪比低時可降到800附近。LOCK_LOSS通常取主峰一半這里500是保守值。實際需要根據(jù)噪聲統(tǒng)計調整。這里的“鎖定時鐘”還是粗同步采樣鐘和碼鐘之間的固定頻偏由第四章的NCO和環(huán)路濾波消除。4. 在FPGA上跑通一套完整同步時鐘提取系統(tǒng)頂層例化、仿真激勵和NCO參數(shù)4.1 頂層模塊的端口定義和關鍵信號一個完整的m序列同步時鐘提取系統(tǒng)至少包含本地序列生成、滑動相關器、同步狀態(tài)機、NCO和環(huán)路濾波五部分。頂層模塊可以這樣寫module m_sync_clk_extract #( parameter LEN 127, parameter OVS 8, parameter NCO_W 32 )( input wire clk_adc, // 采樣時鐘 input wire rst_n, input wire rx_bit, // 硬判決后的接收數(shù)據(jù) output wire sync_clk_en, // 恢復出的碼時鐘使能 output wire [NCO_W-1:0] freq_word, // NCO頻率字便于觀察 output reg locked ); wire [6:0] local_seq; wire [LEN*OVS-1:0] local_tmpl; wire [10:0] corr_val; wire acq_pulse; wire nco_step; m_seq_gen #(.N(7)) u_seq( .clk(clk_adc), .rst_n(rst_n), .load(init_done), .seed(7b0000001), .seq_out(local_seq) ); template_rom #(.LEN(LEN), .OVS(OVS)) u_tmpl( .clk(clk_adc), .rst_n(rst_n), .seq_in(local_seq), .tmpl_out(local_tmpl) ); sliding_correlator #(.LEN(LEN), .OVS(OVS)) u_corr( .clk(clk_adc), .rst_n(rst_n), .data_in(rx_bit), .local_template(local_tmpl), .corr_val(corr_val) ); sync_acq_fsm #(.THRESHOLD(900), .LOCK_LOSS(500)) u_fsm( .clk(clk_adc), .rst_n(rst_n), .corr_val(corr_val), .sync_pulse(acq_pulse), .locked(locked) ); code_nco #(.NCO_W(NCO_W), .OVS(OVS)) u_nco( .clk(clk_adc), .rst_n(rst_n), .freq_word(nco_step), .sync_en(sync_clk_en) ); endmodule邏輯說明本地m序列先串行生成再由template_rom展開成過采樣模板。相關器在同一個采樣時鐘下工作同步狀態(tài)機輸出acq_pulseNCO根據(jù)頻率字產(chǎn)生穩(wěn)定的碼時鐘使能。這里的nco_step初始值是常量實際系統(tǒng)中會由環(huán)路濾波器修正。這個頂層骨架只展示信號關系沒有把環(huán)路濾波器畫出來。真實工程中sync_clk_en產(chǎn)生后需要比較它和狀態(tài)機峰位置之間的誤差然后更新freq_word。誤差計算在4.3節(jié)給出。4.2 仿真激勵怎么寫帶噪數(shù)據(jù)、相位偏移和時鐘頻偏寫testbench時模擬一個帶頻偏的發(fā)射信號比直接給理想方波更有價值。下面是一個常用做法// 發(fā)送端在tx_clk下生成m序列 wire tx_seq; m_seq_gen u_tx( .clk(tx_clk), .rst_n(rst_n), .load(1b1), .seed(7b0000001), .seq_out(tx_seq) ); // 將發(fā)射序列按8倍過采樣存入環(huán)形緩沖 reg [7:0] tx_buf [0:1015]; integer idx; always (posedge tx_clk) begin tx_buf[idx] tx_seq; idx (idx 1015) ? 0 : idx 1; end // 用相位累加器模擬收發(fā)時鐘偏移 reg [15:0] phase_acc; always (posedge clk_adc) begin phase_acc phase_acc data_step; // data_step模擬頻偏 end // 從發(fā)射序列緩沖中抽出一個采樣相位 wire rx_bit tx_buf[phase_acc[15:13]]; // 高3位作為8倍過采樣相位邏輯說明發(fā)射序列每個碼片寫入8個相同值形成8倍過采樣連續(xù)波形。接收端phase_acc的累加步長data_step如果等于碼速率對應的期望步長則收發(fā)完全同頻略大或略小就模擬出頻偏。rx_bit按相位累加器高3位從緩沖中取值相當于接收端在發(fā)射序列的不同相位上采樣。這樣可以看到相關峰在時間軸上滑動。參數(shù)說明data_step的計算方式與NCO頻率字相同。如果完整m序列周期127碼片、8倍過采樣總計1016個采樣點。data_step 期望每采樣點相位增量 * 2^16 / 1。例如1%頻偏時每采樣點相位應增加1.01data_step 1.01 * 65536 ≈ 66191。phase_acc位寬要遠大于地址位寬否則量化噪聲會掩蓋頻偏。仿真時觀察兩個指標一是sync_clk_en間隔是否穩(wěn)定為8個采樣時鐘二是freq_word收斂到與頻偏匹配的值。4.3 NCO步長與環(huán)路濾波器系數(shù)兩個必調參數(shù)碼時鐘NCO的核心是相位累加器溢出一次代表一個碼片周期結束。// 碼時鐘NCO位寬NCO_W溢出一次表示一個碼片周期 module code_nco #( parameter NCO_W 32 )( input wire clk, input wire rst_n, input wire [NCO_W-1:0] freq_word, output reg sync_en ); reg [NCO_W-1:0] phase_acc; always (posedge clk or negedge rst_n) begin if (!rst_n) begin phase_acc 0; sync_en 1b0; end else begin // 加法溢出位就是使能脈沖 {sync_en, phase_acc} phase_acc freq_word; end end endmodule邏輯說明相位累加器每采樣周期增加freq_word溢出一次代表一個碼片時間到達。采樣時鐘80MHz、碼速率10MHz時期望NCO步長為0.125 * 2^32 536870912。如果仿真里發(fā)現(xiàn)同步使能間隔不是8個采樣點優(yōu)先檢查這個值。環(huán)路濾波器系數(shù)是第二個必調參數(shù)。常見做法是把峰值檢測得到的峰位置和NCO產(chǎn)生的同步位置做差然后一階修正freq_wordalways (posedge clk or negedge rst_n) begin if (!rst_n) freq_word STEP_INIT; else freq_word freq_word Kp * phase_error_signed; endKp的取值直接決定穩(wěn)定性。Kp太大相位誤差加上噪聲后頻率字亂跳恢復時鐘抖動明顯Kp太小頻偏跟蹤慢長幀后面仍有殘余誤差。我一般先把Kp設為2的負10次方量級用定點表示就是右移10位然后在仿真里看同步使能相對理想時鐘的誤差曲線。誤差曲線收斂時間超過1000個碼片就加大Kp收斂后震蕩明顯就減小Kp。參數(shù)參考值調節(jié)方向NCO_W32位寬越大頻率分辨率越高STEP_INIT2^32 * Rc / Fs按碼速率和采樣速率計算Kp2^-10 ~ 2^-6過大抖動過小跟蹤慢THRESHOLD滿量程 * 0.7~0.8過低誤鎖多過高丟同步5. m序列同步時鐘提取避坑誤鎖、多徑、時序違規(guī)的三個排查清單5.1 現(xiàn)象相關峰找得到恢復出的時鐘卻不斷跳變曾經(jīng)遇到的情況是仿真里相關峰很漂亮板卡上鎖定指示也拉高了但sync_clk_en的間隔在第8和第9個采樣點之間來回跳解調誤碼率下不來。檢查后發(fā)現(xiàn)問題在“相關峰和NCO沒有閉環(huán)”上。當時只做了峰值檢測把sync_pulse當成了時鐘而相關峰本身受噪聲影響會有±1個采樣點的抖動時鐘自然跟著抖。原因和解決峰值檢測輸出的只是捕獲階段的粗同步不是真正穩(wěn)定的時鐘。正確做法是進入LOCK狀態(tài)后放棄直接使用sync_pulse改用NCO產(chǎn)生sync_clk_en再用相關峰位置和NCO相位的差值去修正NCO頻率字。這個閉環(huán)會讓NCO輸出逐漸收斂到平均碼速率而不是跟著單次相關峰抖。如果你已經(jīng)在用閉環(huán)還是抖檢查過采樣倍數(shù)OVS4時的相位誤差量化步長是1/4碼片環(huán)路很難壓到0建議先提高到8。另一個常見問題是環(huán)路增益Kp設置太大這時誤差曲線會衰減震蕩把Kp往小了調就能改善。5.2 現(xiàn)象相關值超過閾值卻鎖在多徑副峰上一次多徑環(huán)境下的調試中相關器明明輸出了高峰值但同步點壓碼不準。原因是直達徑被遮擋后某條多徑比直達徑更強或者多徑與直達徑疊加形成了偏移的合成峰。只拿單點最大值判斷就會把副峰當主峰。原因和解決要從“高度判據(jù)”改成“形狀判據(jù)”。m序列自相關主峰附近應當是一個以峰為中心的三角形狀左右兩側斜率基本對稱?？梢栽贔PGA里同時保存峰值前一個和后一個相關值做形狀判斷// 取峰值前、中、后三點 reg [10:0] prev_corr, peak_corr, next_corr; wire left_ok (prev_corr (peak_corr 1)); wire right_ok (next_corr (peak_corr 1)); wire shape_ok left_ok right_ok;邏輯說明只有peak_corr超過閾值且前后兩點都達到峰值一半以上才認為主峰有效。多徑環(huán)境下若左右明顯不對稱就繼續(xù)搜索。更徹底的做法是采用超前滯后延遲鎖定環(huán)用超前臂和滯后臂的差值驅動跟蹤它天然有抑制偏鎖的能力。捕獲階段仍然用最大值搜索鎖定后切到DLL能大幅減少副峰誤鎖。5.3 現(xiàn)象RTL仿真通過上板后同步狀態(tài)機亂跳或失鎖這是FPGA實現(xiàn)里最典型的“仿真和板卡不一致”?，F(xiàn)象包括鎖定指示燈時亮時滅、相關值在板卡上比仿真低一截、NCO頻率字讀數(shù)不穩(wěn)定。我最初以為是板卡噪聲后來用邏輯分析儀抓相關值發(fā)現(xiàn)corr_val在靠近時鐘沿的位置出現(xiàn)了毛刺。原因和解決一是相關器的組合累加邏輯沒有流水化輸入數(shù)據(jù)寬度LEN*OVS有1016位組合邏輯鏈太長時鐘跑不高二是rx_bit來自外部接口沒有做時鐘域同步就進入移位寄存器亞穩(wěn)態(tài)會污染整條相關鏈。處理辦法如下先給輸入打兩拍// 外部數(shù)據(jù)先同步避免亞穩(wěn)態(tài)進入相關器 reg rx_bit_sync1, rx_bit_sync2; always (posedge clk_adc) begin rx_bit_sync1 rx_bit; rx_bit_sync2 rx_bit_sync1; end然后把for循環(huán)累加改成多級加法樹每級之間插入寄存器。綜合后看最差建立時間余量至少留正余量否則就把OVS降到4或降低采樣時鐘。另一個經(jīng)驗是local_template用ROM或常量不要用大量寄存器扇出如果模板是動態(tài)生成的相關器時序會很差。板卡調試時先用邏輯分析儀抓corr_val的高位看是否存在毛刺或寄生峰值再決定是改約束還是改結構。6. 讓m序列同步時鐘提取更魯棒超前滯后延遲鎖定環(huán)與相關峰拋物線內插6.1 超前-滯后DLL替換峰值檢測跟蹤態(tài)更穩(wěn)捕獲完成后如果要抑制多徑和噪聲我會把峰值狀態(tài)機切到超前滯后延遲鎖定環(huán)。超前臂和滯后臂分別用本地碼相位提前和滯后一點的相關值誤差e early - late。當e0時本地碼正好對齊主峰。// DLL誤差計算early和late來自兩個相位差為1個采樣點的相關器 wire signed [15:0] early_corr, late_corr; wire signed [15:0] dll_err early_corr - late_corr; // 一階環(huán)路修正NCO步長DLL_GAIN_SHIFT控制增益 freq_word freq_word (dll_err DLL_GAIN_SHIFT);DLL比峰值檢測晚鎖定因為需要先完成峰值捕獲但它能在鎖定后把相位誤差壓得更小而且不容易鎖在單點噪聲上。我現(xiàn)在常用的做法是捕獲用滑動相關確認后切DLL兩者復用同一組相關器只是把本地模板相位偏移半個采樣點。DLL_GAIN_SHIFT建議從10開始調看誤差收斂速度和噪聲。6.2 相關峰拋物線內插把同步分辨率提到1/16碼片當OVS8時峰值檢測只能給出1/8碼片分辨率的相位。如果還想進一步提高可以用峰值附近三個采樣點做拋物線內插。設峰值前一點C1峰值C0峰值后一點C2則峰頂點相對C0的偏移為delta (C1 - C2) / (2 * (C1 - 2*C0 C2))delta在-0.5到0.5之間。FPGA里實現(xiàn)時如果怕除法占用資源可以做一次乘法后右移因為分母在主峰附近變化不大。內插后的同步定位精度可以做到0.1采樣點以下等價于1/80碼片足夠應對大多數(shù)低速擴頻同步。加到這個精度后freq_word的每次修正要改成小步長否則內插帶來的高分辨率會被環(huán)路噪聲吃掉。我最早做同步時鐘提取時只用峰值檢測后來發(fā)現(xiàn)多普勒變化會讓峰值在幾個采樣點間移動恢復時鐘抖動明顯。現(xiàn)在我的固定套路是峰值捕獲 - DLL跟蹤 - 拋物線內插修正NCO相位三段式接在一起性能和資源都過得去。希望這一篇能讓你少走我當初的彎路也希望你能在工程里把這些參數(shù)調成自己的組合真正把m序列的同步時鐘提取跑穩(wěn)。本文還有配套的精品資源點擊獲取 FPGA中m序列同步時鐘提?。合嚓P峰相位與Verilog實現(xiàn)
簡介面向FPGA與數(shù)字通信開發(fā)者這份壓縮包聚焦M序列在FPGA中的同步時鐘提取完整覆蓋從最長線性反饋移位寄存器LFSR生成、VHDL工程實現(xiàn)到全數(shù)字鎖相環(huán)DPLL位同步的完整鏈路適合通信專業(yè)學生、硬件工程師以及學習自同步系統(tǒng)的讀者。資源共68個文件大小2.66MB主要包含VHDL/VHO源碼與工程配置、prj/xst設計工程文件、xwv仿真波形、PDF與DOC原理文檔等兼顧代碼閱讀、仿真復現(xiàn)和理論對照目錄結構便于按需檢索。目前已有507人瀏覽學習。資料中給出了63位M序列的VHDL生成程序、基于DPLL的位同步時鐘提取設計以及Cyclone系列FPGA同步設計說明從LFSR反饋網(wǎng)絡到鑒相器、低通濾波、壓控振蕩器再到時鐘分配網(wǎng)絡優(yōu)化與時鐘門控均有對應源碼或文檔支撐。讀者可據(jù)此完成從算法仿真到FPGA工程移植的實踐也可直接用作課程設計、畢業(yè)設計或通信基帶同步模塊的方案參考。1. m序列在FPGA中的同步時鐘提取相關峰的相位才是真正的時鐘邊沿做接收機同步時我踩過最深的坑是示波器上明明有一條“時鐘”可解調出來的數(shù)據(jù)還是錯的。因為本地采樣時鐘和信號碼時鐘來自兩個獨立振蕩器邊沿是騙人的相位差才是要害。m序列在FPGA中的同步時鐘提取做的就是利用m序列自相關峰的位置把遠端碼時鐘的相位和頻率“摳”出來再修正本地時鐘。它不需要復雜的載波環(huán)路一段LFSR、一組滑動相關器加一個小NCO就能在幾百行Verilog內落地。適合做擴頻突發(fā)同步、測距測速和低速載波恢復的開發(fā)者。下面從原理講到RTL實現(xiàn)再給避坑清單。2. 為什么用m序列做同步時鐘提取自相關峰、多徑容限和三種實現(xiàn)結構2.1 m序列的尖銳自相關峰是時鐘提取的“尺子”m序列是最長線性反饋移位寄存器序列周期固定為2^n - 1n是移位寄存器階數(shù)。它有一個讓同步工程師非常舒服的性質自相關函數(shù)在一個周期內只有一個主峰主峰高度等于周期長度其他所有旁瓣都是-1。用雙極性±1表示m序列、周期為N時歸一化自相關滿足R(τ)1當τ≡0 (mod N)R(τ)-1/N當τ≠0。這個“只有一根針”的峰就是我們要找的時鐘參考點。接收信號只要和本地m序列做滑動相關當本地序列與接收序列在碼相位上對齊時相關值會突然抬高。這個抬高的時間位置對應著發(fā)送端碼片周期的起點也就是碼時鐘的邊沿。FPGA里的同步時鐘提取實際上是在跟蹤這個峰“滑到哪里”而不是在波形上硬找上升沿。為什么不用隨機PN序列因為m序列是確定生成的接收機可以用同一個初始狀態(tài)復現(xiàn)完整的參考序列又因為它具有偽隨機性即使在噪聲下相關峰仍然尖銳。m序列的周期越長相干處理增益越高同步時鐘提取的抗噪聲能力越強但代價是捕獲時間和相關器資源增加。工程上常用n7127碼片到n1532767碼片再高的階數(shù)一般交給匹配濾波器或頻域相關處理。多徑容限也來自這個尖銳峰。如果信道存在滯后路徑接收信號變成直達徑和多徑疊加相關函數(shù)附近會出現(xiàn)多個交疊的旁瓣。但只要直達徑的相關峰幅度明顯峰的位置仍可作為時鐘參考。后面避坑部分會講到副峰誤鎖這里先記住m序列的自相關峰是判斷碼相位最直接的依據(jù)。m序列的生成依賴本原多項式。同樣是n7抽頭選擇不同輸出的序列可能完全不同但只要抽頭是本原的周期都是127。設計時要注意初始狀態(tài)不能全0否則反饋永遠為0LFSR會卡死在0狀態(tài)。由于m序列中0和1的個數(shù)僅相差1用0/1電平直接做相關會有直流偏移更穩(wěn)妥的做法是把0/1映射成雙極性1/-1或者在相關器里用“同或”代替“異或”把“相同位數(shù)”作為對齊判據(jù)。后續(xù)RTL代碼會體現(xiàn)這個選擇。2.2 滑動相關、匹配濾波、延遲鎖定環(huán)FPGA里怎么選在FPGA里實現(xiàn)m序列同步時鐘提取常見有三條路線。結構捕獲速度資源占用跟蹤精度適用場景滑動相關器慢串行搜相位低一個相關器一般依賴搜索步進突發(fā)短幀、低速率捕獲匹配濾波器快一拍出全部相位高L個相關器并行高相位分辨率高連續(xù)信號、捕獲時間敏感延遲鎖定環(huán)中等需先捕獲中超前/滯后兩個相關器很高閉環(huán)連續(xù)跟蹤長期跟蹤、頻偏變化大我一般這樣選型捕獲階段用滑動相關器鎖定后切到延遲鎖定環(huán)跟蹤。這是資源和性能最平衡的組合。純匹配濾波器在碼片速率高或周期長時會吃掉大量寄存器和加法器。以周期127、8倍過采樣為例一個相關器需要1016級移位寄存器和1016個累加點并行做8個相位就是8000多個加法器很多中小型FPGA裝不下。純滑動相關器結構簡單但捕獲時間隨周期和過采樣倍數(shù)線性增長。假設每個碼相位駐留P個采樣時鐘過采樣OVS周期LEN則最壞捕獲時間約為LENOVSP個采樣時鐘。如果P8、OVS8、LEN127就是8128個時鐘周期對同步時間要求不高的系統(tǒng)可以接受。那么什么時候可以用滑動相關器作為唯一方案當m序列周期不超過255、過采樣倍數(shù)不超過8且接收機能容忍幾百個碼片周期的捕獲時間時完全可以用一組滑動相關器加峰值檢測完成同步時鐘提取。這是本文后續(xù)實現(xiàn)所采用的結構。如果需要連續(xù)跟蹤長時間漂移再引入閉環(huán)環(huán)路。還有一個容易被忽略的參數(shù)過采樣倍數(shù)OVS決定了時鐘提取的分辨率。假設采樣時鐘為Fs碼片速率為Rc則OVSFs/Rc?；瑒酉嚓P器搜索的相位間隔是1/Fs也就是一個采樣周期同步時鐘使能的最大量化誤差為±0.5/Fs。OVS不夠大時相關峰即使能檢測到恢復出的時鐘也會在多個采樣點之間跳抖動很大。所以后文的RTL都按OVS8來寫這也是工程上比較穩(wěn)妥的起點。如果硬件資源緊張至少保證OVS4并通過后面的DLL和內插把精度補回來。3. 用Verilog實現(xiàn)m序列同步時鐘提取LFSR、滑動相關器和峰值判決3.1 LFSR生成m序列初始狀態(tài)與反饋抽頭怎么定m序列在FPGA里就是線性反饋移位寄存器。不同階數(shù)的本原多項式對應不同抽頭。例如7階常用多項式x^7 x^6 1周期127。下面是最小實現(xiàn)// 7階m序列生成器多項式 x^7 x^6 1 module m_seq_gen #( parameter N 7 )( input wire clk, input wire rst_n, input wire load, input wire [N-1:0] seed, output wire seq_out ); reg [N-1:0] lfsr; // 反饋抽頭來自本原多項式x^7和x^6對應bit6和bit5 wire feedback lfsr[6] ^ lfsr[5]; always (posedge clk or negedge rst_n) begin if (!rst_n) lfsr 0; else if (load) lfsr seed; else // 左移后把反饋值補到最低位 lfsr {lfsr[N-2:0], feedback}; end assign seq_out lfsr[N-1]; endmodule邏輯說明load有效時載入seed否則每個時鐘左移一位并把反饋位補到最低位。本原多項式?jīng)Q定反饋計算方式TAP_MASK和位序在不同工具里可能定義不同如果你綜合后發(fā)現(xiàn)輸出序列周期不對先交換抽頭方向再試。這不是玄學是LFSR左移/右移約定不一致導致的。初始狀態(tài)不能全0所以復位后要給一個非全0的seed。常用抽頭組合如下表都是本原多項式n階數(shù)周期抽頭位置(bit)531bit4, bit27127bit6, bit59511bit8, bit4112047bit10, bit81532767bit14, bit13參數(shù)說明周期2^n - 1n越大相關增益越高但相關器長度也越長。用模板ROM存本地序列比每次從LFSR生成更省事也方便在相關器里生成任意相位偏移。工程上我會把整個過采樣模板在用前寫好而不是讓相關器動態(tài)等LFSR輸出。這樣相關器的時序更可控。3.2 滑動相關器寄存器鏈、累加器和符號位處理滑動相關器把接收序列和本地模板逐位比較。接收信號經(jīng)過硬判決后是0/1本地模板也是0/1用異或門做比較即可。下面是核心代碼// 滑動相關器輸入為過采樣后的硬判決比特輸出為對齊度 module sliding_correlator #( parameter LEN 127, // m序列長度 parameter OVS 8 // 過采樣倍數(shù) )( input wire clk, input wire rst_n, input wire data_in, input wire [LEN*OVS-1:0] local_template, output wire [$clog2(LEN*OVS1)-1:0] corr_val ); reg [LEN*OVS-1:0] shift_reg; reg [$clog2(LEN*OVS1)-1:0] corr; integer i; // 每個采樣時鐘把輸入移入寄存器鏈 always (posedge clk or negedge rst_n) begin if (!rst_n) shift_reg {LEN*OVS{1b0}}; else shift_reg {shift_reg[LEN*OVS-2:0], data_in}; end // 組合邏輯累加同或結果為1表示該位相同 always (*) begin corr 0; for (i 0; i LEN*OVS; i i 1) begin corr corr (~(shift_reg[i] ^ local_template[i])); end end assign corr_val corr; endmodule邏輯說明每個采樣時鐘將data_in移入shift_reglocal_template不動組合邏輯計算兩者逐位同或的和。同或結果1表示相同因此corr_val越高表示越對齊最大值是LEN*OVS。對齊時出現(xiàn)尖銳主峰這個峰就是后續(xù)同步狀態(tài)機的輸入。參數(shù)說明LEN*OVS是相關器長度寄存器個數(shù)和累加器位寬都跟著它走。OVS不能太大否則相關器存儲量和組合邏輯延遲會快速上升也不能太小否則峰值量化誤差大。工程上OVS取4到8比較常見。若輸入不是單比特而是多比特軟信息則local_template也需要多比特異或改成乘法或查表資源會成倍增加。先用硬判決把方案跑通再升級軟相關是我常用的路徑。這里有一個容易忽略的邊界因為過采樣相關峰出現(xiàn)后會持續(xù)大約OVS個采樣時鐘。峰值檢測不能只看一個周期否則會把同一個峰的多個采樣點重復當成新峰。更合理的做法是記錄“高值平臺”期間的峰值并在平臺結束時輸出峰值位置。3.3 峰值檢測與同步狀態(tài)機從“找到峰”到“鎖定時鐘”峰值檢測不能把corr_val超過閾值就立即認為同步。過采樣后一個相關峰占了OVS個采樣點閾值命中會連續(xù)發(fā)生必須用狀態(tài)機把這些連續(xù)命中合并成一個同步事件。// 同步狀態(tài)機搜索 - 驗證 - 鎖定 module sync_acq_fsm #( parameter THRESHOLD 900, // 主峰閾值按相關器滿量程*0.7~0.8 parameter LOCK_LOSS 500 // 失鎖閾值 )( input wire clk, input wire rst_n, input wire [$clog2(LEN*OVS1)-1:0] corr_val, output reg sync_pulse, output reg locked ); localparam IDLE 2b00, PEAK_MONITOR 2b01, LOCK 2b10; reg [1:0] state; always (posedge clk or negedge rst_n) begin if (!rst_n) begin state IDLE; sync_pulse 1b0; locked 1b0; end else begin sync_pulse 1b0; case (state) IDLE: begin if (corr_val THRESHOLD) state PEAK_MONITOR; end PEAK_MONITOR: begin // 連續(xù)兩個采樣點高于閾值才確認峰 if (corr_val THRESHOLD) begin state LOCK; locked 1b1; sync_pulse 1b1; end else begin state IDLE; end end LOCK: begin // 跟蹤階段由NCO產(chǎn)生同步使能這里只檢測失鎖 if (corr_val LOCK_LOSS) begin state IDLE; locked 1b0; end end endcase end end endmodule邏輯說明IDLE看到第一個超過閾值的采樣點后進入PEAK_MONITOR下一個采樣點再次確認避免毛刺誤觸發(fā)。進入LOCK后同步時鐘使能不再直接取相關峰而是由后續(xù)NCO產(chǎn)生相關器只做失鎖監(jiān)視。這樣即使相關峰有輕微幅度波動NCO仍能穩(wěn)定輸出碼時鐘。參數(shù)說明THRESHOLD按滿量程的70%~80%取。OVS8、LEN127時滿量程1016閾值900只接受非常接近主峰的值捕獲靈敏度會差一些信噪比低時可降到800附近。LOCK_LOSS通常取主峰一半這里500是保守值。實際需要根據(jù)噪聲統(tǒng)計調整。這里的“鎖定時鐘”還是粗同步采樣鐘和碼鐘之間的固定頻偏由第四章的NCO和環(huán)路濾波消除。4. 在FPGA上跑通一套完整同步時鐘提取系統(tǒng)頂層例化、仿真激勵和NCO參數(shù)4.1 頂層模塊的端口定義和關鍵信號一個完整的m序列同步時鐘提取系統(tǒng)至少包含本地序列生成、滑動相關器、同步狀態(tài)機、NCO和環(huán)路濾波五部分。頂層模塊可以這樣寫module m_sync_clk_extract #( parameter LEN 127, parameter OVS 8, parameter NCO_W 32 )( input wire clk_adc, // 采樣時鐘 input wire rst_n, input wire rx_bit, // 硬判決后的接收數(shù)據(jù) output wire sync_clk_en, // 恢復出的碼時鐘使能 output wire [NCO_W-1:0] freq_word, // NCO頻率字便于觀察 output reg locked ); wire [6:0] local_seq; wire [LEN*OVS-1:0] local_tmpl; wire [10:0] corr_val; wire acq_pulse; wire nco_step; m_seq_gen #(.N(7)) u_seq( .clk(clk_adc), .rst_n(rst_n), .load(init_done), .seed(7b0000001), .seq_out(local_seq) ); template_rom #(.LEN(LEN), .OVS(OVS)) u_tmpl( .clk(clk_adc), .rst_n(rst_n), .seq_in(local_seq), .tmpl_out(local_tmpl) ); sliding_correlator #(.LEN(LEN), .OVS(OVS)) u_corr( .clk(clk_adc), .rst_n(rst_n), .data_in(rx_bit), .local_template(local_tmpl), .corr_val(corr_val) ); sync_acq_fsm #(.THRESHOLD(900), .LOCK_LOSS(500)) u_fsm( .clk(clk_adc), .rst_n(rst_n), .corr_val(corr_val), .sync_pulse(acq_pulse), .locked(locked) ); code_nco #(.NCO_W(NCO_W), .OVS(OVS)) u_nco( .clk(clk_adc), .rst_n(rst_n), .freq_word(nco_step), .sync_en(sync_clk_en) ); endmodule邏輯說明本地m序列先串行生成再由template_rom展開成過采樣模板。相關器在同一個采樣時鐘下工作同步狀態(tài)機輸出acq_pulseNCO根據(jù)頻率字產(chǎn)生穩(wěn)定的碼時鐘使能。這里的nco_step初始值是常量實際系統(tǒng)中會由環(huán)路濾波器修正。這個頂層骨架只展示信號關系沒有把環(huán)路濾波器畫出來。真實工程中sync_clk_en產(chǎn)生后需要比較它和狀態(tài)機峰位置之間的誤差然后更新freq_word。誤差計算在4.3節(jié)給出。4.2 仿真激勵怎么寫帶噪數(shù)據(jù)、相位偏移和時鐘頻偏寫testbench時模擬一個帶頻偏的發(fā)射信號比直接給理想方波更有價值。下面是一個常用做法// 發(fā)送端在tx_clk下生成m序列 wire tx_seq; m_seq_gen u_tx( .clk(tx_clk), .rst_n(rst_n), .load(1b1), .seed(7b0000001), .seq_out(tx_seq) ); // 將發(fā)射序列按8倍過采樣存入環(huán)形緩沖 reg [7:0] tx_buf [0:1015]; integer idx; always (posedge tx_clk) begin tx_buf[idx] tx_seq; idx (idx 1015) ? 0 : idx 1; end // 用相位累加器模擬收發(fā)時鐘偏移 reg [15:0] phase_acc; always (posedge clk_adc) begin phase_acc phase_acc data_step; // data_step模擬頻偏 end // 從發(fā)射序列緩沖中抽出一個采樣相位 wire rx_bit tx_buf[phase_acc[15:13]]; // 高3位作為8倍過采樣相位邏輯說明發(fā)射序列每個碼片寫入8個相同值形成8倍過采樣連續(xù)波形。接收端phase_acc的累加步長data_step如果等于碼速率對應的期望步長則收發(fā)完全同頻略大或略小就模擬出頻偏。rx_bit按相位累加器高3位從緩沖中取值相當于接收端在發(fā)射序列的不同相位上采樣。這樣可以看到相關峰在時間軸上滑動。參數(shù)說明data_step的計算方式與NCO頻率字相同。如果完整m序列周期127碼片、8倍過采樣總計1016個采樣點。data_step 期望每采樣點相位增量 * 2^16 / 1。例如1%頻偏時每采樣點相位應增加1.01data_step 1.01 * 65536 ≈ 66191。phase_acc位寬要遠大于地址位寬否則量化噪聲會掩蓋頻偏。仿真時觀察兩個指標一是sync_clk_en間隔是否穩(wěn)定為8個采樣時鐘二是freq_word收斂到與頻偏匹配的值。4.3 NCO步長與環(huán)路濾波器系數(shù)兩個必調參數(shù)碼時鐘NCO的核心是相位累加器溢出一次代表一個碼片周期結束。// 碼時鐘NCO位寬NCO_W溢出一次表示一個碼片周期 module code_nco #( parameter NCO_W 32 )( input wire clk, input wire rst_n, input wire [NCO_W-1:0] freq_word, output reg sync_en ); reg [NCO_W-1:0] phase_acc; always (posedge clk or negedge rst_n) begin if (!rst_n) begin phase_acc 0; sync_en 1b0; end else begin // 加法溢出位就是使能脈沖 {sync_en, phase_acc} phase_acc freq_word; end end endmodule邏輯說明相位累加器每采樣周期增加freq_word溢出一次代表一個碼片時間到達。采樣時鐘80MHz、碼速率10MHz時期望NCO步長為0.125 * 2^32 536870912。如果仿真里發(fā)現(xiàn)同步使能間隔不是8個采樣點優(yōu)先檢查這個值。環(huán)路濾波器系數(shù)是第二個必調參數(shù)。常見做法是把峰值檢測得到的峰位置和NCO產(chǎn)生的同步位置做差然后一階修正freq_wordalways (posedge clk or negedge rst_n) begin if (!rst_n) freq_word STEP_INIT; else freq_word freq_word Kp * phase_error_signed; endKp的取值直接決定穩(wěn)定性。Kp太大相位誤差加上噪聲后頻率字亂跳恢復時鐘抖動明顯Kp太小頻偏跟蹤慢長幀后面仍有殘余誤差。我一般先把Kp設為2的負10次方量級用定點表示就是右移10位然后在仿真里看同步使能相對理想時鐘的誤差曲線。誤差曲線收斂時間超過1000個碼片就加大Kp收斂后震蕩明顯就減小Kp。參數(shù)參考值調節(jié)方向NCO_W32位寬越大頻率分辨率越高STEP_INIT2^32 * Rc / Fs按碼速率和采樣速率計算Kp2^-10 ~ 2^-6過大抖動過小跟蹤慢THRESHOLD滿量程 * 0.7~0.8過低誤鎖多過高丟同步5. m序列同步時鐘提取避坑誤鎖、多徑、時序違規(guī)的三個排查清單5.1 現(xiàn)象相關峰找得到恢復出的時鐘卻不斷跳變曾經(jīng)遇到的情況是仿真里相關峰很漂亮板卡上鎖定指示也拉高了但sync_clk_en的間隔在第8和第9個采樣點之間來回跳解調誤碼率下不來。檢查后發(fā)現(xiàn)問題在“相關峰和NCO沒有閉環(huán)”上。當時只做了峰值檢測把sync_pulse當成了時鐘而相關峰本身受噪聲影響會有±1個采樣點的抖動時鐘自然跟著抖。原因和解決峰值檢測輸出的只是捕獲階段的粗同步不是真正穩(wěn)定的時鐘。正確做法是進入LOCK狀態(tài)后放棄直接使用sync_pulse改用NCO產(chǎn)生sync_clk_en再用相關峰位置和NCO相位的差值去修正NCO頻率字。這個閉環(huán)會讓NCO輸出逐漸收斂到平均碼速率而不是跟著單次相關峰抖。如果你已經(jīng)在用閉環(huán)還是抖檢查過采樣倍數(shù)OVS4時的相位誤差量化步長是1/4碼片環(huán)路很難壓到0建議先提高到8。另一個常見問題是環(huán)路增益Kp設置太大這時誤差曲線會衰減震蕩把Kp往小了調就能改善。5.2 現(xiàn)象相關值超過閾值卻鎖在多徑副峰上一次多徑環(huán)境下的調試中相關器明明輸出了高峰值但同步點壓碼不準。原因是直達徑被遮擋后某條多徑比直達徑更強或者多徑與直達徑疊加形成了偏移的合成峰。只拿單點最大值判斷就會把副峰當主峰。原因和解決要從“高度判據(jù)”改成“形狀判據(jù)”。m序列自相關主峰附近應當是一個以峰為中心的三角形狀左右兩側斜率基本對稱?？梢栽贔PGA里同時保存峰值前一個和后一個相關值做形狀判斷// 取峰值前、中、后三點 reg [10:0] prev_corr, peak_corr, next_corr; wire left_ok (prev_corr (peak_corr 1)); wire right_ok (next_corr (peak_corr 1)); wire shape_ok left_ok right_ok;邏輯說明只有peak_corr超過閾值且前后兩點都達到峰值一半以上才認為主峰有效。多徑環(huán)境下若左右明顯不對稱就繼續(xù)搜索。更徹底的做法是采用超前滯后延遲鎖定環(huán)用超前臂和滯后臂的差值驅動跟蹤它天然有抑制偏鎖的能力。捕獲階段仍然用最大值搜索鎖定后切到DLL能大幅減少副峰誤鎖。5.3 現(xiàn)象RTL仿真通過上板后同步狀態(tài)機亂跳或失鎖這是FPGA實現(xiàn)里最典型的“仿真和板卡不一致”?，F(xiàn)象包括鎖定指示燈時亮時滅、相關值在板卡上比仿真低一截、NCO頻率字讀數(shù)不穩(wěn)定。我最初以為是板卡噪聲后來用邏輯分析儀抓相關值發(fā)現(xiàn)corr_val在靠近時鐘沿的位置出現(xiàn)了毛刺。原因和解決一是相關器的組合累加邏輯沒有流水化輸入數(shù)據(jù)寬度LEN*OVS有1016位組合邏輯鏈太長時鐘跑不高二是rx_bit來自外部接口沒有做時鐘域同步就進入移位寄存器亞穩(wěn)態(tài)會污染整條相關鏈。處理辦法如下先給輸入打兩拍// 外部數(shù)據(jù)先同步避免亞穩(wěn)態(tài)進入相關器 reg rx_bit_sync1, rx_bit_sync2; always (posedge clk_adc) begin rx_bit_sync1 rx_bit; rx_bit_sync2 rx_bit_sync1; end然后把for循環(huán)累加改成多級加法樹每級之間插入寄存器。綜合后看最差建立時間余量至少留正余量否則就把OVS降到4或降低采樣時鐘。另一個經(jīng)驗是local_template用ROM或常量不要用大量寄存器扇出如果模板是動態(tài)生成的相關器時序會很差。板卡調試時先用邏輯分析儀抓corr_val的高位看是否存在毛刺或寄生峰值再決定是改約束還是改結構。6. 讓m序列同步時鐘提取更魯棒超前滯后延遲鎖定環(huán)與相關峰拋物線內插6.1 超前-滯后DLL替換峰值檢測跟蹤態(tài)更穩(wěn)捕獲完成后如果要抑制多徑和噪聲我會把峰值狀態(tài)機切到超前滯后延遲鎖定環(huán)。超前臂和滯后臂分別用本地碼相位提前和滯后一點的相關值誤差e early - late。當e0時本地碼正好對齊主峰。// DLL誤差計算early和late來自兩個相位差為1個采樣點的相關器 wire signed [15:0] early_corr, late_corr; wire signed [15:0] dll_err early_corr - late_corr; // 一階環(huán)路修正NCO步長DLL_GAIN_SHIFT控制增益 freq_word freq_word (dll_err DLL_GAIN_SHIFT);DLL比峰值檢測晚鎖定因為需要先完成峰值捕獲但它能在鎖定后把相位誤差壓得更小而且不容易鎖在單點噪聲上。我現(xiàn)在常用的做法是捕獲用滑動相關確認后切DLL兩者復用同一組相關器只是把本地模板相位偏移半個采樣點。DLL_GAIN_SHIFT建議從10開始調看誤差收斂速度和噪聲。6.2 相關峰拋物線內插把同步分辨率提到1/16碼片當OVS8時峰值檢測只能給出1/8碼片分辨率的相位。如果還想進一步提高可以用峰值附近三個采樣點做拋物線內插。設峰值前一點C1峰值C0峰值后一點C2則峰頂點相對C0的偏移為delta (C1 - C2) / (2 * (C1 - 2*C0 C2))delta在-0.5到0.5之間。FPGA里實現(xiàn)時如果怕除法占用資源可以做一次乘法后右移因為分母在主峰附近變化不大。內插后的同步定位精度可以做到0.1采樣點以下等價于1/80碼片足夠應對大多數(shù)低速擴頻同步。加到這個精度后freq_word的每次修正要改成小步長否則內插帶來的高分辨率會被環(huán)路噪聲吃掉。我最早做同步時鐘提取時只用峰值檢測后來發(fā)現(xiàn)多普勒變化會讓峰值在幾個采樣點間移動恢復時鐘抖動明顯。現(xiàn)在我的固定套路是峰值捕獲 - DLL跟蹤 - 拋物線內插修正NCO相位三段式接在一起性能和資源都過得去。希望這一篇能讓你少走我當初的彎路也希望你能在工程里把這些參數(shù)調成自己的組合真正把m序列的同步時鐘提取跑穩(wěn)。本文還有配套的精品資源點擊獲取