1. 主模式I2C的RTL設(shè)計到底在解決什么問題做FPGA或者ASIC的兄弟應(yīng)該都有體會I2C這個協(xié)議看起來簡單——兩根線一根時鐘一根數(shù)據(jù)開漏輸出掛載多個從設(shè)備。但真正落到RTL代碼上尤其是要做一個穩(wěn)定可靠的主模式控制器坑遠比想象中多。我最早接觸I2C是在一個傳感器采集項目里當時覺得不就是個慢速串行總線嘛隨便寫個狀態(tài)機就搞定了。結(jié)果第一版代碼上板之后波形抓出來一看起始條件建立時間不夠、數(shù)據(jù)保持時間踩在邊界上、從設(shè)備偶爾NACK、多字節(jié)連續(xù)讀寫的時候狀態(tài)機跳轉(zhuǎn)混亂——問題一個接一個。這篇文章要聊的就是主模式I2C控制器的RTL設(shè)計核心圍繞三個東西展開狀態(tài)機架構(gòu)怎么選、三態(tài)驅(qū)動怎么處理、時序參數(shù)怎么算。適合有一定Verilog基礎(chǔ)、正在做I2C主控制器設(shè)計或者調(diào)試的工程師也適合想從“能跑”進階到“跑得穩(wěn)”的朋友。我不會只貼代碼而是把每個設(shè)計決策背后的邏輯講清楚——為什么用三段式狀態(tài)機而不是一段式為什么SCL和SDA的輸出要分開處理時鐘分頻系數(shù)到底怎么算才能覆蓋標準模式、快速模式和高速模式。先給一個全局認知I2C主模式控制器的本質(zhì)是一個協(xié)議轉(zhuǎn)換器——把上層給的并行數(shù)據(jù)設(shè)備地址、寄存器地址、寫數(shù)據(jù)轉(zhuǎn)換成符合I2C時序規(guī)范的串行比特流同時把從設(shè)備返回的串行數(shù)據(jù)還原成并行數(shù)據(jù)。這個轉(zhuǎn)換過程由狀態(tài)機驅(qū)動而狀態(tài)機的每一個狀態(tài)都對應(yīng)著總線上一個明確的物理動作。理解了這個本質(zhì)后面的設(shè)計思路就順了。2. 狀態(tài)機架構(gòu)選型一段式、兩段式還是三段式2.1 三種狀態(tài)機寫法的本質(zhì)區(qū)別Verilog寫狀態(tài)機教科書上通常講三種寫法一段式、兩段式、三段式。很多人初學(xué)的時候覺得功能都一樣隨便選一個能跑就行。但實際上這三種寫法在時序收斂、代碼可維護性、綜合結(jié)果上的差異非常大尤其是在I2C這種對時序敏感的場景下。一段式狀態(tài)機把所有邏輯狀態(tài)轉(zhuǎn)移、輸出賦值、計數(shù)器控制塞在一個always塊里。代碼看起來緊湊但組合邏輯路徑長容易產(chǎn)生毛刺而且后期加功能的時候牽一發(fā)動全身。我早期寫過一版一段式的I2C控制器仿真沒問題上板之后SCL上出現(xiàn)了窄脈沖毛刺從設(shè)備直接不響應(yīng)了。后來用邏輯分析儀抓波形才發(fā)現(xiàn)是組合邏輯的競爭冒險導(dǎo)致的。兩段式狀態(tài)機把狀態(tài)轉(zhuǎn)移和輸出邏輯分開時序邏輯負責(zé)狀態(tài)切換組合邏輯負責(zé)輸出譯碼。這種寫法比一段式好一些但輸出仍然是組合邏輯毛刺風(fēng)險依然存在。對于I2C的SCL和SDA這種直接驅(qū)動外部引腳的信號來說組合邏輯輸出是大忌。三段式狀態(tài)機是我最終采用的方案也是我推薦給所有做I2C控制器的朋友的標準寫法。它的核心思想是第一段時序邏輯描述狀態(tài)轉(zhuǎn)移第二段組合邏輯描述狀態(tài)轉(zhuǎn)移條件第三段時序邏輯描述輸出。這樣所有輸出都是寄存器輸出沒有組合邏輯毛刺時序收斂也好做。2.2 為什么I2C主模式必須用三段式有人可能會問I2C速度又不高標準模式才100kHz快速模式400kHz就算有毛刺從設(shè)備也應(yīng)該能濾掉吧這個想法很危險。I2C協(xié)議對**起始條件START和停止條件STOP**的定義是建立在SDA和SCL的相對時序上的SCL為高時SDA從高變低是STARTSCL為高時SDA從低變高是STOP。如果你的SDA輸出有毛刺在SCL高電平期間抖動了一下從設(shè)備就可能誤判為START或STOP條件導(dǎo)致總線狀態(tài)混亂。三段式狀態(tài)機的輸出是寄存器打拍出來的每個輸出信號的跳變都對齊到時鐘邊沿不會出現(xiàn)組合邏輯的競爭冒險。而且第三段輸出邏輯可以很方便地根據(jù)當前狀態(tài)和輸入條件精確控制每個信號的賦值代碼結(jié)構(gòu)也清晰。2.3 狀態(tài)編碼的選擇二進制、格雷碼還是獨熱碼狀態(tài)編碼方式也會影響控制器的穩(wěn)定性和資源占用。二進制編碼用的寄存器最少但狀態(tài)跳轉(zhuǎn)時多位同時變化譯碼邏輯復(fù)雜容易產(chǎn)生毛刺。格雷碼相鄰狀態(tài)只有一位變化毛刺少但狀態(tài)多了之后編碼不直觀。獨熱碼每個狀態(tài)用一個寄存器位表示譯碼簡單速度快但寄存器消耗大。對于I2C主控制器來說狀態(tài)數(shù)量通常在10到20個之間不算多。我一般推薦用獨熱碼原因是第一譯碼邏輯簡單每個狀態(tài)就是一個寄存器的位組合邏輯路徑短第二狀態(tài)跳轉(zhuǎn)時只有兩個位變化當前狀態(tài)位清零下一狀態(tài)位置一毛刺風(fēng)險低第三FPGA里寄存器資源相對充裕多消耗幾個寄存器換來時序余量的提升是值得的。如果做ASIC對面積敏感可以考慮格雷碼但一定要做好時序約束。3. 主模式I2C的狀態(tài)劃分與轉(zhuǎn)移邏輯3.1 完整的狀態(tài)定義一個完整的主模式I2C控制器狀態(tài)劃分需要覆蓋以下場景總線空閑、發(fā)送起始條件、發(fā)送設(shè)備地址和讀寫位、等待應(yīng)答、發(fā)送寄存器地址、發(fā)送寫數(shù)據(jù)、重復(fù)起始條件、讀取數(shù)據(jù)、發(fā)送應(yīng)答或非應(yīng)答、發(fā)送停止條件。我通常把它拆成以下狀態(tài)IDLE總線空閑SCL和SDA都為高電平。START產(chǎn)生起始條件SCL保持高SDA從高拉低。SEND_ADDR逐位發(fā)送7位設(shè)備地址加1位讀寫控制位。ACK_ADDR釋放SDA接收從設(shè)備的應(yīng)答位。SEND_REG發(fā)送寄存器地址如果是讀寫從設(shè)備內(nèi)部寄存器。ACK_REG接收寄存器地址的應(yīng)答位。SEND_DATA發(fā)送寫數(shù)據(jù)字節(jié)。ACK_DATA接收寫數(shù)據(jù)的應(yīng)答位。RESTART產(chǎn)生重復(fù)起始條件。READ_DATA接收從設(shè)備返回的讀數(shù)據(jù)字節(jié)。SEND_ACK主機發(fā)送應(yīng)答繼續(xù)讀或非應(yīng)答結(jié)束讀。STOP產(chǎn)生停止條件SCL高時SDA從低拉高。這些狀態(tài)之間的轉(zhuǎn)移條件由位計數(shù)器和字節(jié)計數(shù)器共同決定。位計數(shù)器從0到7循環(huán)每計滿8位產(chǎn)生一個字節(jié)完成信號字節(jié)計數(shù)器根據(jù)上層配置的讀寫長度決定發(fā)送或接收多少個字節(jié)。3.2 狀態(tài)轉(zhuǎn)移條件的細節(jié)處理狀態(tài)轉(zhuǎn)移條件的設(shè)計有幾個容易踩坑的地方。第一個是起始條件的建立時間。I2C規(guī)范要求START條件之前SDA和SCL都必須保持高電平至少4.7微秒標準模式。很多初學(xué)者直接從IDLE跳到STARTSDA拉低的時候SCL可能剛穩(wěn)定下來建立時間不夠。我的做法是在IDLE狀態(tài)加一個延時計數(shù)器確?？偩€空閑時間滿足規(guī)范要求再發(fā)起始條件。第二個是應(yīng)答位的采樣時機。從設(shè)備在SCL的第9個時鐘周期拉低SDA表示應(yīng)答。主機需要在SCL高電平期間采樣SDA。如果采樣時機不對可能采到從設(shè)備釋放SDA的過渡狀態(tài)。我的做法是在SCL高電平的中間時刻采樣具體來說SCL上升沿之后等待四分之一時鐘周期再采樣這樣最穩(wěn)定。第三個是重復(fù)起始條件與停止條件的區(qū)分。讀操作通常需要先寫寄存器地址然后發(fā)重復(fù)起始條件再發(fā)讀地址。重復(fù)起始條件的時序和普通起始條件一樣但前面不需要停止條件。狀態(tài)機里需要用一個標志位來區(qū)分當前是首次起始還是重復(fù)起始避免錯誤地插入停止條件。3.3 位計數(shù)器和字節(jié)計數(shù)器的協(xié)同位計數(shù)器負責(zé)在一個字節(jié)內(nèi)逐位發(fā)送或接收字節(jié)計數(shù)器負責(zé)統(tǒng)計已經(jīng)傳輸了多少個字節(jié)。這兩個計數(shù)器的協(xié)同邏輯是狀態(tài)機正確運行的關(guān)鍵。位計數(shù)器在每個SCL下降沿加一計到7之后歸零同時產(chǎn)生一個字節(jié)完成脈沖。字節(jié)計數(shù)器在字節(jié)完成脈沖到來時加一根據(jù)上層配置的總字節(jié)數(shù)判斷是否繼續(xù)。如果是寫操作字節(jié)計數(shù)器計到目標值后進入STOP狀態(tài)如果是讀操作字節(jié)計數(shù)器計到目標值減一時在最后一個字節(jié)的應(yīng)答位發(fā)送NACK然后進入STOP狀態(tài)。這里有一個細節(jié)讀操作的最后一個字節(jié)主機必須發(fā)送NACK而不是ACK告訴從設(shè)備停止發(fā)送。很多初學(xué)者忘了這一點導(dǎo)致從設(shè)備繼續(xù)輸出數(shù)據(jù)總線掛死。我在代碼里用一個last_byte信號來標記當前是否是最后一個字節(jié)在SEND_ACK狀態(tài)根據(jù)這個信號決定發(fā)送ACK還是NACK。4. 三態(tài)驅(qū)動的RTL實現(xiàn)與開漏總線處理4.1 I2C總線的物理特性與三態(tài)驅(qū)動原理I2C總線是開漏輸出結(jié)構(gòu)SCL和SDA線上各有一個上拉電阻。任何設(shè)備都可以把線拉低但不能主動拉高——拉高是靠上拉電阻完成的。這意味著每個設(shè)備的SCL和SDA引腳都需要三態(tài)驅(qū)動輸出0時驅(qū)動低電平輸出1時進入高阻態(tài)讓上拉電阻把線拉高。在Verilog里三態(tài)驅(qū)動通常這樣寫assign scl scl_out_en ? 1b0 : 1bz; assign sda sda_out_en ? 1b0 : 1bz;其中scl_out_en和sda_out_en是輸出使能信號為1時驅(qū)動低電平為0時釋放總線。注意這里永遠不驅(qū)動高電平只驅(qū)動低電平或高阻。這是I2C和SPI、UART最大的區(qū)別——SPI是推挽輸出可以主動驅(qū)動高和低I2C必須遵守開漏規(guī)則否則多個設(shè)備同時驅(qū)動時會發(fā)生電源對地的短路。4.2 輸出使能信號的生成邏輯輸出使能信號的生成是三態(tài)驅(qū)動的核心。對于SCL來說主機在大部分時間里都是驅(qū)動低電平的因為主機控制時鐘只有在需要釋放時鐘線讓從設(shè)備拉低時比如時鐘同步或仲裁丟失才進入高阻。但在標準的主模式單主機場景下SCL通常由主機獨占控制從設(shè)備不會拉低SCL除了時鐘拉伸的情況。對于SDA來說輸出使能的控制更復(fù)雜。發(fā)送數(shù)據(jù)位時根據(jù)當前數(shù)據(jù)位是0還是1決定是否驅(qū)動低電平接收數(shù)據(jù)位時必須釋放SDA讓從設(shè)備驅(qū)動發(fā)送應(yīng)答位時根據(jù)是ACK還是NACK決定是否驅(qū)動低電平。我在代碼里把SDA的輸出使能邏輯放在三段式狀態(tài)機的第三段根據(jù)當前狀態(tài)和要發(fā)送的數(shù)據(jù)位來賦值always (posedge clk or negedge rst_n) begin if (!rst_n) begin sda_out_en 1b0; end else begin case (state) SEND_ADDR, SEND_REG, SEND_DATA: begin sda_out_en ~tx_data[bit_cnt]; end ACK_ADDR, ACK_REG, ACK_DATA, READ_DATA: begin sda_out_en 1b0; end SEND_ACK: begin sda_out_en ~ack_bit; end default: begin sda_out_en 1b0; end endcase end end這段代碼的邏輯是發(fā)送狀態(tài)時如果當前數(shù)據(jù)位是0則驅(qū)動低電平sda_out_en 1如果數(shù)據(jù)位是1則釋放總線sda_out_en 0。接收狀態(tài)時始終釋放總線。發(fā)送應(yīng)答時ACK驅(qū)動低電平NACK釋放總線。4.3 輸入采樣與同步處理SDA和SCL作為輸入信號從外部引腳進入FPGA后需要做同步處理避免亞穩(wěn)態(tài)。通常用兩級觸發(fā)器打拍always (posedge clk or negedge rst_n) begin if (!rst_n) begin sda_sync1 1b1; sda_sync2 1b1; scl_sync1 1b1; scl_sync2 1b1; end else begin sda_sync1 sda_in; sda_sync2 sda_sync1; scl_sync1 scl_in; scl_sync2 scl_sync1; end end同步之后的信號再用于狀態(tài)機的采樣邏輯。注意采樣SDA的時機——在SCL高電平期間采樣而且要在SCL穩(wěn)定之后。我通常用scl_sync2的上升沿作為采樣觸發(fā)條件在上升沿之后延遲幾個時鐘周期再采樣SDA確保信號穩(wěn)定。5. 時鐘分頻與I2C時序參數(shù)計算5.1 時鐘分頻系數(shù)的計算方法I2C的SCL頻率由主機時鐘分頻得到。假設(shè)系統(tǒng)時鐘為50MHz目標SCL頻率為100kHz標準模式分頻系數(shù)為分頻系數(shù) 系統(tǒng)時鐘頻率 / (2 × SCL頻率) 50,000,000 / (2 × 100,000) 250為什么是2倍因為SCL的一個完整周期包括高電平和低電平各一半分頻計數(shù)器需要計到250時翻轉(zhuǎn)一次SCL電平這樣SCL的周期就是500個系統(tǒng)時鐘周期對應(yīng)100kHz。對于快速模式400kHz分頻系數(shù)為分頻系數(shù) 50,000,000 / (2 × 400,000) 62.5取整為62或63。取62時SCL頻率約為403kHz取63時約為397kHz都在400kHz的容差范圍內(nèi)。我一般取63稍微慢一點更穩(wěn)妥。5.2 時序參數(shù)的規(guī)范要求I2C規(guī)范對時序有明確要求標準模式下START條件的建立時間最小4.7微秒START條件的保持時間最小4.0微秒STOP條件的建立時間最小4.0微秒數(shù)據(jù)建立時間最小250納秒數(shù)據(jù)保持時間最小0納秒但實際建議留足余量。這些參數(shù)在RTL里通過延時計數(shù)器來保證。比如START條件的建立時間在IDLE狀態(tài)檢測到啟動信號后先等待一個4.7微秒的計數(shù)器然后再拉低SDA。4.7微秒在50MHz時鐘下對應(yīng)235個時鐘周期計數(shù)器計到235即可。數(shù)據(jù)保持時間的處理稍微復(fù)雜一些。I2C規(guī)范要求數(shù)據(jù)在SCL下降沿之后保持至少0納秒但實際上為了穩(wěn)定我通常讓數(shù)據(jù)在SCL下降沿之后繼續(xù)保持半個時鐘周期再變化。這樣從設(shè)備有足夠的時間鎖存數(shù)據(jù)。5.3 時鐘拉伸的處理時鐘拉伸是I2C的一個特性從設(shè)備可以通過拉低SCL來暫停主機的時鐘給自己爭取處理時間。主模式控制器必須支持這個特性否則在某些從設(shè)備比如EEPROM在寫周期內(nèi)上會出錯。處理時鐘拉伸的邏輯是主機釋放SCL之后檢測SCL是否真的變高了。如果SCL被從設(shè)備拉低主機進入等待狀態(tài)直到SCL變高才繼續(xù)。在RTL里這通過檢測scl_sync2的上升沿來實現(xiàn)always (posedge clk or negedge rst_n) begin if (!rst_n) begin scl_stretch 1b0; end else begin if (scl_out_en 1b0 scl_sync2 1b0) scl_stretch 1b1; else if (scl_sync2 1b1) scl_stretch 1b0; end end當scl_stretch為1時狀態(tài)機暫停在當前位置不進行狀態(tài)轉(zhuǎn)移直到SCL釋放。6. 讀寫操作的完整流程與代碼實現(xiàn)6.1 寫操作的流程拆解寫操作是最基本的I2C事務(wù)流程如下發(fā)送START條件發(fā)送設(shè)備地址加寫位0等待ACK發(fā)送寄存器地址等待ACK發(fā)送數(shù)據(jù)字節(jié)等待ACK發(fā)送STOP條件。每一步在狀態(tài)機里都有對應(yīng)的狀態(tài)。以寫一個字節(jié)到EEPROM的寄存器為例狀態(tài)轉(zhuǎn)移序列是IDLE → START → SEND_ADDR → ACK_ADDR → SEND_REG → ACK_REG → SEND_DATA → ACK_DATA → STOP → IDLE。在SEND_ADDR狀態(tài)狀態(tài)機把設(shè)備地址和寫位組成一個8位數(shù)據(jù)逐位發(fā)送。位計數(shù)器從7遞減到0每次發(fā)送最高位。發(fā)送完8位后進入ACK_ADDR狀態(tài)釋放SDA在SCL的第9個周期采樣SDA如果為0表示從設(shè)備應(yīng)答繼續(xù)如果為1表示NACK進入錯誤處理或直接STOP。6.2 讀操作的流程拆解讀操作比寫操作多一個重復(fù)起始條件。流程是發(fā)送START發(fā)送設(shè)備地址加寫位等待ACK發(fā)送寄存器地址等待ACK發(fā)送重復(fù)START發(fā)送設(shè)備地址加讀位1等待ACK讀取數(shù)據(jù)字節(jié)發(fā)送NACK發(fā)送STOP。注意讀操作的最后一個字節(jié)主機必須發(fā)送NACK。在SEND_ACK狀態(tài)根據(jù)last_byte信號決定發(fā)送ACK還是NACK。如果是最后一個字節(jié)ack_bit置1NACK釋放SDA否則ack_bit置0ACK驅(qū)動SDA低。6.3 關(guān)鍵代碼片段與注釋下面是狀態(tài)機第三段輸出邏輯的核心代碼展示了SCL和SDA的輸出使能如何根據(jù)狀態(tài)生成always (posedge clk or negedge rst_n) begin if (!rst_n) begin scl_out_en 1b0; sda_out_en 1b0; end else begin case (state) IDLE: begin scl_out_en 1b0; sda_out_en 1b0; end START: begin scl_out_en 1b0; sda_out_en 1b1; end SEND_ADDR, SEND_REG, SEND_DATA: begin scl_out_en ~scl_phase; sda_out_en ~tx_data[bit_cnt]; end ACK_ADDR, ACK_REG, ACK_DATA, READ_DATA: begin scl_out_en ~scl_phase; sda_out_en 1b0; end SEND_ACK: begin scl_out_en ~scl_phase; sda_out_en ~ack_bit; end STOP: begin scl_out_en 1b0; sda_out_en 1b0; end default: begin scl_out_en 1b0; sda_out_en 1b0; end endcase end end其中scl_phase是SCL的相位信號由分頻計數(shù)器生成0表示SCL低電平階段1表示高電平階段。scl_out_en ~scl_phase表示在SCL低電平階段驅(qū)動低電平高電平階段釋放總線。7. 仿真驗證與上板調(diào)試的實操經(jīng)驗7.1 仿真環(huán)境的搭建I2C控制器的仿真需要一個從設(shè)備模型來響應(yīng)主機的讀寫請求。我通常用Verilog寫一個簡單的EEPROM模型支持隨機讀寫和ACK響應(yīng)。仿真平臺包括時鐘和復(fù)位生成、主機控制器實例化、從設(shè)備模型實例化、總線上的上拉電阻模擬用pullup語句。仿真用例要覆蓋單字節(jié)寫、單字節(jié)讀、多字節(jié)連續(xù)寫、多字節(jié)連續(xù)讀、NACK響應(yīng)處理、時鐘拉伸場景。每個用例都要檢查總線上的時序是否符合規(guī)范數(shù)據(jù)是否正確。7.2 邏輯分析儀抓波形的技巧上板調(diào)試的時候邏輯分析儀是必不可少的工具。我用的是Saleae Logic或者類似的工具采樣率至少設(shè)到10MHz以上才能看清100kHz SCL的細節(jié)。抓波形的時候重點看幾個地方START條件的建立時間是否足夠SDA在SCL高電平期間是否穩(wěn)定ACK位的采樣點是否正確STOP條件的時序是否規(guī)范。如果發(fā)現(xiàn)從設(shè)備不響應(yīng)先檢查設(shè)備地址是否正確——7位地址左移一位再加讀寫位很多人在這里搞錯。7.3 常見問題速查表問題現(xiàn)象可能原因排查方法從設(shè)備完全不響應(yīng)設(shè)備地址錯誤用邏輯分析儀抓SDA波形核對地址位第一個字節(jié)ACK正常后續(xù)NACK寄存器地址錯誤檢查寄存器地址是否在從設(shè)備支持范圍內(nèi)SCL無輸出輸出使能邏輯錯誤檢查scl_out_en是否在正確狀態(tài)置位SDA一直被拉低三態(tài)驅(qū)動沖突檢查是否有多個設(shè)備同時驅(qū)動SDA讀數(shù)據(jù)全為1從設(shè)備未驅(qū)動SDA檢查主機是否在READ_DATA狀態(tài)釋放了SDA總線掛死缺少STOP條件檢查狀態(tài)機是否有超時退出機制8. 踩坑記錄與設(shè)計優(yōu)化建議8.1 我踩過的三個典型坑第一個坑是起始條件建立時間不足。早期版本直接從IDLE跳到STARTSDA拉低的時候SCL剛穩(wěn)定建立時間只有幾個時鐘周期。從設(shè)備偶爾能識別偶爾不能。后來在IDLE狀態(tài)加了延時計數(shù)器確保總線空閑時間超過4.7微秒再發(fā)起始條件問題解決。第二個坑是讀操作最后一個字節(jié)忘了發(fā)NACK。從設(shè)備收到ACK后繼續(xù)輸出下一個字節(jié)但主機已經(jīng)進入STOP狀態(tài)總線沖突。后來加了last_byte信號在SEND_ACK狀態(tài)根據(jù)這個信號決定ACK還是NACK。第三個坑是時鐘拉伸處理不完整。主機釋放SCL后沒有檢測SCL是否真的變高直接進入下一個狀態(tài)。在EEPROM寫周期內(nèi)從設(shè)備拉低SCL主機卻繼續(xù)跑狀態(tài)機導(dǎo)致時序錯亂。后來加了scl_stretch檢測邏輯SCL被拉低時狀態(tài)機暫停。8.2 設(shè)計優(yōu)化方向如果要把這個控制器做得更完善可以考慮幾個方向第一加超時機制總線掛死時自動復(fù)位狀態(tài)機第二支持多主機仲裁檢測SDA與自身輸出不一致時退出仲裁第三加FIFO緩沖支持連續(xù)多字節(jié)讀寫而不需要上層頻繁干預(yù)第四參數(shù)化設(shè)計SCL頻率、地址位寬、數(shù)據(jù)位寬都可配置。8.3 給初學(xué)者的建議如果你剛開始做I2C主控制器我的建議是先用三段式狀態(tài)機把基本讀寫跑通再逐步加功能。不要一上來就追求大而全先把單字節(jié)寫和單字節(jié)讀調(diào)穩(wěn)定。仿真的時候一定要寫從設(shè)備模型不要只靠上板調(diào)試。邏輯分析儀抓波形的時候先看SCL再看SDASCL是節(jié)奏SDA是內(nèi)容節(jié)奏對了內(nèi)容才好排查。我在實際項目里用這套架構(gòu)做過EEPROM控制器、傳感器采集控制器、OLED驅(qū)動控制器基本沒出過大問題。關(guān)鍵就是把狀態(tài)機寫規(guī)范把三態(tài)驅(qū)動處理干凈把時序參數(shù)算準確。這三件事做好了I2C主模式控制器就穩(wěn)了。